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本发明提供了一种矩阵乘硬件架构,包括:规约网络,包括由多个规约网络节点形成的多级树形拓扑,所述规约网络节点包括数据选择器和两条计算通路;数字信号处理单元DSP48链,由多个数字信号处理单元DSP48级联,相邻所述数字信号处理单元DSP48的输出端分别接入首级树形拓扑中的同一规约网络节点的两条计算通路,两条计算通路的输出经数据选择器后连接至上一级树形拓扑中的规约网络节点;本申请将FSB的加法树改为适配DSP48结构的加法链,从而复用DSP48的后加法器,提高了硬件利用率;同时,本申请的硬件架构能够
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117806590A
(43)申请公布日2024.04.02
(21)申请号202311738376.8
(22)申请日2023.12.18
(71)申请人上海无问芯穹智能科技有限公司
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