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本公开涉及一种具有解调制耦合的双数字锁相环。描述了一种用于同步网络的半导体器件。半导体器件可以包括被配置为输出第一信号的模拟锁相环APLL。半导体器件还可以包括被配置为输出第二信号的第一数字锁相环DPLL。半导体器件还可以包括被配置为输出第三信号的第二DPLL。第一信号和第二信号的组合可以用于生成第一输出时钟信号。从第三信号中减去第二信号得到的差可以用于生成第二输出时钟信号。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117856781A
(43)申请公布日2024.04.09
(21)申请号202311272544.9
(22)申请日2023.09.28
(30)优先权数据
17/961,7412022
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