systemverilog硬件设计及建模第123章最新完整版本.pptVIP

*timeunitandtimeprecision除可以用Verilog中的时间单位外，还可以用一个特殊的单位：step**电子设计自动化基础大纲基于SystemVerilog的硬件设计基于SystemVerilog的验证逻辑综合专题时序分析专题自动物理设计专题……08硕微电子公共邮箱：SYSTEMVERILOGHARDWAREDESIGNANDMODLEINGWangJinxiangMicroelectronicsCenterofHIT参考书：SauartSutherland,SimonDavidmann.SystemVerilog硬件设计及建模.科学出版社，2007年IEEEStd1800-2005,SystemVerilogLanguageReferenceManualLRM主要内容：简介声明的位置文本值和数据类型用户自定义和枚举数据类型数组、结构体和联合体过程块、任务和函数过程语句层次化设计接口设计实例：状态机、ATM开关行为级和交易级建模为什么要学习SystemVerilog?SystemVerilog起源SystemVerilog针对硬件设计关键增强第1章SystemVerilog简介1.1为什么要学？Verilog,VHDL,SystemC……SystemVerilog优点EDA公司的支持！！！1.2SystemVerilog起源IEEE1364-2005Verilog标准的扩展整合了SUPERLOG、VERA、C、C++及VHDL特性,同时包括了OVA和PSL断言SystemVerilog是设计与验证的统一的语言SystemVerilog与Verilog向下兼容SystemVerilog是由Accellera标准机构制定1.2.1SystemVerilog标准历程2002年6月：SystemVerilog3.0（综合）2003年5月：SystemVerilog3.1（验证）2004年5月：SystemVerilog3.1a2004年6月：Accellera捐赠给IEEE2005年11月：IEEE1800—2005IEEE1364—2005（Verilog）1.2.2SystemVerilog获得的捐赠SUPERLOG扩展可综合子集—CoDesignAutomationOpenVERA验证语言—SynopsysPSL断言—IBMOpenVERA断言—SynopsysDirectC和适用的应用程序设计接口—Synopsys单独编辑和$readmem扩展—MentorGraphics标签联合体和高层次语言特征—BlueSpec1.3SystemVerilog关键增强设计内部的封装通信和协议检查的接口类似C语言中的数据类型，如int用户自定义类型（typedef）枚举类型、结构体和联合体类型转换package外部编译单元区域++、--、+=等赋值操作显式过程块priority和unique修饰符通过引用传送到任务、函数和模块package定义及从package中导入定义$unit编译声明空间未命名块中的声明增强的时间单位定义第2章SystemVerilog声明的位置logic、enum、typedef、struct2.1package在Verilog中，变量、线网、任务和函数的声明必须在module和endmodule关键字之间，如果一个任务在多个模块中被引用，如何处理？Verilog采用include编译指令和其它编码技巧来解决问题，但同时引入了其它的问题，如设计维护等。SystemVerilog借鉴了VHDL中package的概念，很好地解决了这个问题！2.1.1package内容package中的内容在package和endpackage之间定义，可以包含的可综合结构有：parameter和localparam常量定义const变量定义typedef用户自定义类型全自动task和function定义import语句操作符重载定义2.1.1package内容packagedefinitions;parameterVERSION=“1.1”;typedefenum{ADD,SUB,MUL}opcodes_t;typedefstruct{