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基于QuartusII的同步计数器设计

目录

一、软件及语言概述

二、实验设计

三、学习感悟

四、参考文献

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一、软件及语言概述

1.1软件介绍：

QuartusII是Altera公司在21世纪初推出的FPGA/CPLD开发环境，是Altera

前一代FPGA/CPLD集成开发环境MAX+PLUSII的更新换代产品，其优点是功

能强大、界面友好、使用便捷。它支持原理图、VHDL、VerilogHDL以及AHDL

等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬

件配置的完整PLD设计流程。QuartusII支持Altera的IP内核，包含了

LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设

计的复杂性，加快了设计速度。此外，QuartusII通过和DSPBuilder工具与

Matlab/Simulink的相结合，可以方便的实现各种DSP应用系统；支持Altera的片

上可编程系统开发，集系统设计、嵌入式软件开发。可编程逻辑设计于一体，是

一个综合性的开发平台。

QuartusII有严格的设计流程，分为设计输入与约束、分析和综合、布局布线、

仿真及编程与配置等。本次仿真设计所用到的版本为QuartusII9.0，其用户界面

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如下列图所示：

1.2VerilogHDL语言概述:

VerilogHDL即Verilog硬件描述语言，它主要应用于数字电路和系统设计、

数字电路和系统仿真等，即利用计算机和相关软件对用VerilogHDL等硬件语言

建模的复杂数字逻辑电路设计进展仿真验证，再利用综合软件将设计的数字电路

自动综合，以得到符合功能需求并且在相应的硬件电路构造上可以映射实现的数

字逻辑网表，然后布局布线，根据网表和选定的实现器件工艺特性自动生成具体

电路，同时软件生成选定器件的延时模型，经过仿真验证确定无误后写入器件中，

最终实现电路设计。VerilogHDL语言不仅定义了语法而且对每个语法构造都定

义了清晰的模拟、仿真语义。因此用这种语言编写的模型能够使用Verilog仿真

器进展验证。语言从C编程语言中继承了多种操作符和构造。VerilogHDL提供

了扩展的建模能力其中许多扩展最初很难理解。但是VerilogHDL语言的核心子

集非常易于学习和使用这对大多数建模应用来说已经足够。当然完整的硬件描述

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语言足以对从最复杂的芯片到完整的电子系统进展描述。

二、实验设计

计数器的逻辑功能是用于记录时钟脉冲的具体个数。通常计数器最多能记忆

时钟的最大数目m称为计数器的模2，即计数器的X围为0到m-1或m-1到0.

其根本原理就是将几个触发器按照一定的顺序连接起来，然后根据触发器的组合

状态，按照一定的技术规律随着时钟的变化来记忆时钟脉冲的个数。

计数器按照不同的分类方法可分为不同的类型，按照计数器中各个触发器时

钟脉冲输入方式的不同分为同步计数器和异步计数器。

其中，同步计数器是指构成计数器的各个触发