赛普拉斯 AN211622 HyperFlash 和 HyperRAM 布局指南.pdf

AN211622

HyperFlash™和HyperRAM™布局指南

作者：ArthurClaus、UmeshPainaik

相关器件系列：S26KL-S、S26KS-S、S27KL-S、S27KS-S

AN211622介绍了将赛普拉斯HyperFlash或HyperRAM器件放置在PCB上进行布局时的注意事项。

1简介

本文档为您提供了所设计的包含赛普拉斯HyperBus™NOR闪存（S27KL/S27KS）和DRAM存储器（S26KL/S26KS）

产品的PCB时用到的通用设计建议。这些指南包括信号完整性和电源供应指南。

一般情况下，为了获得最大性能，PCB设计应该提供阻抗受控的信号路由、支持低阻抗电源供应系统并能够控制EMI。

本文档所提供的指南并不代表不需要执行信号完整性/电源供应模拟。您应该将它作为带有赛普拉斯HyperBus存储器的

PCB设计的初始参考资料使用。您应该利用赛普拉斯提供的IBIS模块（以及控制器供应商所提供的IBIS模块）进行信

号时序/串扰模拟。此外，应该始终根据经验来验证原型和验证构建单位上的实际信号特性。

如果您的设计无法满足这些建议，那么应该执行详细的模拟，以确定这些异常是否影响HyperBus总线性能。

2信号描述

以下表格和框图介绍了在HyperBus存储器中使用的各种引脚（及其功能）。

图1.HyperBusFAB024和VAA024球形焊盘映射图（俯视图，焊球朝下）

注意：在表3中，RFU1和RFU2被组合为RFU。

文档编号：002-12551版本*A1

HyperFlash™和HyperRAM™布局指南

表1.标准集I/O信号摘要

符号类型说明

CS#主出从入芯片选择。当该信号从高电平转为低电平时，将启动HyperFlash总线上的数据传输。如果该信号从低电

平变为高电平，那么会结束HyperBus总线上的数据传输。

CK、CK#主出从入差分时钟。命令/地址/数据信息可以是输入方向，也可以是输出方向，具体取决于CK和CK#信号的交

叉。

CK#仅适用于1.8V的器件，在3V器件上，可以将该信号处于悬空状态或被连接到CK信号。

DQ[7..0]输入/输出数据输入/输出.在读写操作期间，通过这些DQ信号传输指令-地址/数据信息。

RWDS输入/输出读写数据选通。在读取操作时，输出数据是和RWDS边沿对齐的。

表2.可选I/O信号摘要

符号类型说明

RESET#主出-从入，内部硬件复位。当该引脚为低电平时，器件将进行自初始化并返回到阵列读取状态。当RESET#为低电平时，

上拉电阻RWDS和DQ[7:0]将进入高阻态。RESET#包括一个弱上拉电阻，如果RESET#保持未连接状态，它将被

上拉到高电平状态。

RSTO#主入-从出，开漏RSTO#输出。RSTO#是一个开漏输出信号，用于指示器件中发生POR事件的时间。该信号可作为系统级

复位信号。内部POR事件完毕