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电子信息工程技术学院任课教师:汤艳娜授课专业:电子信息工程技术电子电路分析与实践
项目纯数字闹钟电路的设计与实现
3电路设计章节
3.2.1进制计数器模块:十进制计数器右边电路为74LS161组成的十进制计数器,CLK输入时钟信号,DCBA输出四位二进制,输出值的范围是0-9,如下表:DCBA十进制00000000110010200113010040101501106011171000810019
3.2.2进制计数器模块:十六进制计数器
3.2.3进制计数器模块:六十进制右边电路为十进制、六进制计数器级联构成了一个六十进制计数器。将十进制计数器的清零信号作为六进制计数器的时钟输入,达到个位计数10次后,十位计数一次,十位计数到6次过后,也被清零,所以两个连在一起,显示的效果为0-59
3.2.4进制计数器模块:二十四进制右边电路为二十四进制计数器,比前面的六十进制计数器稍微复杂一丢丢,因为个位的清零信号,是由两个条件满足其一就需要清零。一个是当个位计数到9时,再来一个时钟则进行清零。另一个则是在十位计数到2并且个位计数到3时,再来一个时钟也需要进行清零。
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