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5.3触发器的电路结构和工作原理5.3.1主从触发器5.3.2维持阻塞触发器*5.3.3利用传输延时的触发器5.3.4触发器的动态特性
5.3触发器的电路结构和工作原理1.锁存器与触发器锁存器在E的高(低)电平期间对信号敏感触发器在CP的上升沿(下降沿)对信号敏感在VerilogHDL中对锁存器与触发器的描述语句是不同的
5.3触发器的电路结构和工作原理主锁存器与从锁存器结构相同1.电路结构5.3.1主从触发器TG1和TG4的工作状态相同TG2和TG3的工作状态相同
2.由传输门组成的CMOS边沿D触发器工作原理：TG1导通，TG2断开——输入信号D送入主锁存器。TG3断开，TG4导通——从锁存器维持在原来的状态不变。(1)CP=0时:=1，C=0，Q?跟随D端的状态变化，使Q?=D。
工作原理：(2)CP由0跳变到1:=0，C=1，触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号TG3导通，TG4断开——从锁存器Q?的信号送Q端。TG1断开，TG2导通——输入信号D不能送入主锁存器。主锁存器维持原态不变。1DC1QQ
例：已知边沿D触发器的输入波形，画出输出波形图。CPD12345Q解：在画波形图时，应注意以下两点：（1）触发器的触发翻转发生在CP的上升沿。（2）判断触发器次态的依据是CP上升沿前一瞬间输入端D的状态。根据D触发器的功能，可画出输出端Q的波形图。1DC1QQ
。2.典型集成电路74HC/HCT74中D触发器的逻辑图
国标逻辑符号74HC/HCT74的逻辑符号和功能表具有直接置1、直接置0，正边沿触发的D功能触发器74HC/HCT74的功能表LHH*↑HHHLL*↑HHHH××LLHL××LHLH××HLDCP输出输入Qn+1
5.3.2维持阻塞触发器（自学）1.电路结构与工作原理置0维持线响应输入D和CP信号根据确定触发器的状态
4CP=0011DDG1CPQ1GG3GQ2Q3SRQ4DGQQ2、工作原理Qn+1=QnD信号进入触发器,为状态刷新作好准备Q1=DQ4=DD信号存于Q4
当CP由0跳变为1在CP脉冲的上升沿，触发器按此前的D信号刷新DDG1CPQ1GG3GQ2Q3SRGQ4DGQQDDDD
当CP=1在CP脉冲的上升沿到来瞬间使触发器的状态变化D信号不影响、的状态，Q的状态不变G1CPQ1GG3G5Q2Q3SRGQ4DGQQ101置1维持线置0阻塞线11001*0*置1阻塞、置0维持线
2.典型集成电路-----74LS74
5.3.3利用传输延迟的触发器（自学）
5.3.4触发器的动态特性动态特性反映其触发器对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。建立时间保持时间脉冲宽度传输延时时间传输延时时间
保持时间tH：保证D状态可靠地传送到Q建立时间tSU：保证与D相关的电路建立起稳定的状态，使触发器状态得到正确的转换。最高触发频率fcmax：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。触发脉冲宽度tW：保证内部各门正确翻转。传输延迟时间tPLH和tPHL：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间
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