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实训报告
课程名称:
学生姓名:
学号:
专业班级:
年月日
南昌大学实训报告
学生姓名:学号:专业班级:
实训类型:□验证□综合√设计□创新实训日期:实验成绩:
一、实训项目名称
24进制计数器设计
二、实训目的
由中规模可预置二进制加法计数器40161和门电路组成二十四进
制计数器(8421BCD码)
三、实训要求
1.熟悉仿真开发软件QuartusII的使用;
2.根据功能要求,用原理图或文本输入方式完成设计;
3.用QuartusII做波形仿真调试;
4.下载至EDA试验仪调试设计。
四、实训基本原理(附源程序清单,原理图、RTL图)
用两个ls161为主,其中一个为输出结果的低四位,另一个为输
出结果的高4位,低四位从0000到1001(即十进制的九)然后置0000
并且高四位加1,如此到高四位为0010,第四位为0011,这时计数
到23,进位信号输出1,同时8位输出同时置0;
原理图:
源程序:
modulels161(Q,RCO,D,ET,EP,LOAD,CLR,CLK);
output[3:0]Q;
outputRCO;
input[3:0]D;
inputLOAD,ET,EP,CLR,CLK;
reg[3:0]Q;
wireEN;
assignEN=ETEP;
always@(posedgeCLKornegedgeCLR)
begin
if(!CLR)
Q=4b0000;
elseif(!LOAD)
Q=D;
elseif(EN)
begin
if(Q==15)
Q=0;
else
Q=Q+1;
end
end
assignRCO=((Q==4b1111)EN)?1:0;
endmodule
moduleXS7D(DIN,DOUT);
input[3:0]DIN;
output[6:0]DOUT;
reg[6:0]DOUT;
always@(DIN)
begin
case(DIN)
0:DOUT=b0111111;
1:DOUT=b0000110;
2:DOUT=b1011011;
3:DOUT=b1001111;
4:DOUT=b1100110;
5:DOUT=b1101101;
6:DOUT=b1111101;
7:DOUT=b0000111;
8:DOUT=b1111111;
9:DOUT=b1101111;
endcase
end
endmodule
moduleqzm(DOUTH,DOUTL,CO,CLK);
outputDOUTH,DOUTL,CO;
inputCLK;
wire[3:0]QH;
wire[3:0]QL;
wire[3:0]D;
wire[6:0]DOUTH;
wire[6:0]DOUTL;
wireCO,LOADL,LOADH,LOADR,ENR;
wireVCC,GND;
assignD=4b0000,VCC=1,GND=0;
ls161u1
(.Q(QL),.RCO(GND),.D(D),.ET(VCC),.EP(VCC),.LOAD(LOADH),.CL
R(VCC),.CLK(C
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