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第七章
1.时序逻辑电路的输出不仅和当时输入的逻辑值有关,而且与电路以前曾输入过的逻辑信号有关,这类逻辑电路称为(时序逻辑电路)
2.按照时序逻辑电路的工作方式可将(时序逻辑电路分为同步时序逻辑电路为异步时序逻辑电路)。
3.时序逻辑电路通常包括组合(电路和存储电路)两部分,时序逻辑电路中的组合逻辑电路可以非常简单,但必须有存储电路,且存储电路的输出必须反馈输入端,与输入信号一起决定电路的输出状态。
4.数字钟就是一种典型的(时序逻辑电路)
5.秒计数器,分计数器为(60进制计数器);
6.时计数器和周计数器分别是(24进制)和(7进制计数器);
7.秒脉冲发生器是由(555构成的多谐振荡器);
8.报时电路是由(一个555构成的单稳态触发器)和(一个555的多谐振荡器)组成。
9.校时电路则由(数据选择器)和(单次脉冲)发生器构成。
10.秒脉冲发生器采用(555构成多谐振荡器)来实现。
11.秒、分计数模块均采用(74ALS160构成的60进制计数器)进行计数再由译码器及七段LED显示其构成,唯一不同的是秒计数模块是用秒脉冲作为时钟信号,分计数模的时钟信号则是秒计数器的进位信号。
12.74ALS160是(可预置数的十进制计数器)。
13.60进制计数器采用(同步脉冲计数),
14.时计数模块采用两片(74ALS160构成的24进制计数)器进行计数
15.整点报时由(555单稳态触发器以及555多谐振荡器)构成。
16.其功能是在整点时用频率为1000HZ的脉冲波驱动扬声器发声(2秒钟)。
17.当分计数模块没有进位信号,即没有计数到59时,IC1的2脚输入为(高电平),3脚输出(低电平)。
18.IC2的4脚为(低电平),IC2处于(清零)状态,其3脚始终(输出低电平),扬声器不发出声响。
19.而当分计数模块有进位信号时,IC1的2脚输入为(低电平),此时IC1具有(延时)功能,它的3脚将会输出时间为Tw的高电平
20.在IC1的3脚输出高电平的这段时间内,IC2的4脚为(高电平),IC2处于(正常工作)状态,
21.校时电路由(数据选择器)及(单次脉冲发生器)组成
23.74ALS160是(可预置数的十进制同步计数器)
24.RCO:(进位输出端,计数满9的时候为1,其余状态为0)。
25.ENT、ENP:(计数控制端,二者均为1是,正常计数;只要有一个为0时,计数器工作在保持状态)。
26.CLK:(时钟输入端,上升沿有效)。
27.LOAD:(同步并行置数控制端,低电平有效)。
28.CLR:(异步清零输入端,低电平有效)。
29.74ALS160具有(超前进位)功能,当计数溢出时,进位输出端RCO输出一个高电平脉冲,宽度为AQ的高电平部分
30.74ALS160加上各种门电路可以构成(任意的N)为计数器。
31.CD4511是一个用于(驱动共阴极LED(数码管)显示器的BCD码—七段码译码器).
32.CD4511是具有(BCD转换、消隐和锁存控制、七段译码及驱动)功能的CMOS电路。
33.CD4511能提供(较大的拉电流,可直接驱动LED显示器)。
34.(74ALS157)是4路的2选1数据选择器
35.74HC113是(两路JK触发器).
36.与分秒计数模块一样用反馈清零法将高位的输出端1Q和低位输出端3Q用与非门连接到高位的MR端即可实现(0到23的计数).
37.电路通过按键改变(JK触发)的输出状态,其输出状态控制数据选择器74ALS157使能端EN,EN为低电平时,选通A路信号;EN为高电平时,选通B路信号。
38.将A、B路信号分别接上(单次脉冲)和(各计数模块)的进位信号,这样便可实现在自动计时和校时两个状态间的相互切换
39.单次脉冲则由简单的按键电路产生,设置了(7个按键可以对时、分、秒的十位)和(各位分别进行校准),快捷方便
40.555内部结构包括(两个电压比较器C1)和(C2,一个基本RS触发器)和(一个集电极开路的放电三极管TD)三部分构成
41.Vi1是比较器C1的反相输入端,也称(阈值端),用(TH)表示。
42.Vi2是比较器C2的同相输入端,也称(触发端),用(TR)表示。
43.555定时器的逻辑功能主要取决于(比较器C1、C2的工作状态)。
44.为了提高电路的负载能力,在输出端接(缓冲器G4)。
45.TD与R接成的反相输出端VO′与VO在高、低电平状态上(完全相同)。
46.CD4511的管脚功能A3、A2、A1、A0:(BCD码输入端)。
47.CD4511的管脚功能LT:测试(输入端),LT=0时,译码输出全为1,七段均(发亮),显示“8”,用来(检测数码管是否损坏)。
48.CD4511的管脚功能BI:消隐输入
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