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实验二简易数字频率计
实验目的：
（1）学会各种简易数字频率计的设计方法
（2）学会VHDL的多进程及多层次设计方法
实验原理：
设计一个四位数字频率计，此频率计共分四档。
一档：0~9999Hz
二档：10~99.99kHz
三档：100~999.9kHz
四档：1~10MHz
分频器模块FEN通过对1Hz的时钟的分频得到0.5Hz的时钟信号。测频模块FTEST,是
整个程序的核心，此模块完成在1s的时间内对被测信号计数的功能，并通过输出数据实现
自动换挡的功能。LOCK模块用来锁存数据。
实验内容：
在MAX+plusII中用VHDL语言输入FEN2、MUX21、CD源程序，保存名字与实体名一致，
后缀为vhd,选择目标器件为EP1K30TC144-3，然后进行编译、仿真。
参考程序：
1、FEN通过对1Hz的时钟的分频得到0.5Hz的时钟信号。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYfenIS
PORT(clk:INSTD_LOGIC;
q:OUTSTD_LOGIC);
ENDfen;
ARCHITECTUREfen_arcOFfenIS
BEGIN
PROCESS(clk)
VARIABLEx:STD_LOGIC;
BEGIN
IFclkEVENTANDclk=1THEN
x:=NOTx;
ENDIF;
q=x;
ENDPROCESS;
ENDfen_arc;
波形仿真图：
2、FTSET此模块完成在1s的时间内对被测信号计数的功能，并通过输出数据实现自动换挡
的功能。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYftestIS
PORT(clr,Fx,door:INSTD_LOGIC;
alm:OUTSTD_LOGIC;
q3,q2,q1,q0,dang:OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDftest;
ARCHITECTURECORN_ARCOFftestIS
BEGIN
PROCESS(door,Fx)
VARIABLEc0,c1,c2,c3,c4,c5,c6:STD_LOGIC_VECTOR(3DOWNTO0);
VARIABLEx:STD_LOGIC;
BEGIN
IFFxEVENTANDFx=1THEN
IFdoor=1THEN
IFc01001THEN
c0:=c0+1;
ELSE
c0:=0000;
IFc11001THEN
c1:=c1+1;
ELSE
c1:=0000;
IFc21001THEN
c2:=c2+1;
ELSE
c2:=0000;
IFc31001THEN
c3:=c3+1;
ELSE
c3:=0000;
IFc41001THEN
c4:=c4+1;
ELSE
c4:=0000;
IFc51001THEN
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