FPGA综合设计数字秒表Modelsim+Quartus仿真(Verilog语言).pdfVIP

基于FPGA的数字秒表设计报告

目录

1.设计要求

2.设计流程

2.1设计思路

2.2系统的设计框图及各模块的程序.

3.系统仿真

4.总结10

5.组内打分错误!未定义书签。

1.设计要求

设计一用于体育比赛的数字秒表，具体设计要求如下：

1)6位数码管显示，其中两位显示分钟min，四位显示秒see，显示分辨率为

0．01s。

2)秒表的最大计时显示值为59-59-99。

3)设置秒表的复位／启动键，按一下该键启动计时，再按即清0。依此循环。

4)设置秒表的暂停／继续键。启动后按一下暂停，再按继续。依此循环。

2.设计流程

2.1设计思路

先将50MHZ的脉冲进行分频，分频为100HZ，计数器按此脉冲的上升沿进

行百分秒的计数，通过进位控制其他位。最后将分、秒、百分秒的输出进行扫描

显示。我们将采用Modelsim对每个模块进行仿真，仿真成功后，在QuartusII（采

用的芯片是CycloneⅡ系列芯片EP2C35F484C8）中进行设计，形成图形文件并分

配管脚和编译。

2.2系统的设计框图及各模块的程序

总体设计框图：（已分配完管脚且编译成功）

系统由分频模块，计数模块和显示模块三部分组成。

分频模块是一个500000分频器，将50MHz的系统时钟信号clk，分频产生

周期为10ms的脉冲clk_out，作为计数模块的时钟输入信号。

计数模块的输入信号为100Hz时钟信号clk、复位／启动信号clr、暂停／继

续信号PAUSE。按下复位／启动键启动计时，再按即清0。计时启动后，按下暂

停／继续键暂停，再按则继续。计数模块的输出为百分秒、秒和分的计时数据。

显示模块对计数结果进行动态扫描、译码，输出数据位seg和片选位sel，接

入8位七段数码管显示，最大的计时显示值为59-59-99。

2.2.1分频模块

1)功能：将50MHz的系统时钟信号分频成100Hz信号，以便接入之后的百分

秒计数。

2)程序：

moduleFreq_Div(clk,clr,clk_out);//输入clk50MHz,输出clk_out100Hz。

inputclk,clr;

outputclk_out;

regclk_out;

reg[20:0]count;

parameterN=500000;//500000分频

always@(posedgeclkornegedgeclr)

if(!clr)

begin

count=0;

clk_out=0;

end

else

if(count==249999)

begin

count=0;

clk_out=~clk_out;

end

else

count=count+1;

endmodule

2.2.2计数模块

1)功能：从00′00″00计数到59′59″99，包含暂停/继续，复位/启动功能。

2)程序：

moduleDigital_Stopwatch(CLK,clr,PAUSE,MH,ML,SH,SL,MSH,MSL);

inputCLK,clr,PAUSE;

output[3:0]MH,ML,SH,SL,MSH,MSL;

reg[3:0]MH,ML,SH,SL,MSH,MSL;

regcn1,cn2;

always@(posedgeCLKorposedgeclr)//百分秒计时器

begin

if(clr)

begin

{MSH,MSL}=0;

cn1=0;

end

elseif(!PAUSE)