超前进位加法器设计实验.pdfVIP

四川大学计算机学院、软件学院

实验报告

学号：姓名：专业：班级：第周

课程

计算机组成原理实验课时

名称

实验

超前进位加法器设计实验实验时间

项目

实验1.掌握超前进位加法器的原理及其设计方法。

目的2.熟悉CPLD应用设计及EDA软件的使用

实验

TD-CMA实验系统一台，PC机一台

环境

1.实验原理：

加法器是执行二进制加法运算的逻辑部件，也是CPU运算器的基本逻辑部件（减法可以通

过补码相加来实现）。加法器又分半加器和全加器，不考虑低位的进位，只考虑两个二进制数

相加，得到和以及向高位进位的加法器叫半加器，而全加器是在半加器的基础上又考虑了低位

进来的进位信号。

全加器的逻辑表达式为：SABCi+ABCi+ABCi+ABCiC0AB+ACi+BCi

实验

内容

（算

法、

程

序、

步骤

和方

法）

串行加法器运算速度慢，其根本原因是每一位的结果都要依赖于低位的进位，因而可以通

过并行进位的方式来提高效率。只要能设计出专门的电路，使得每一位的进位能够并行地

产生

而与低位的运算情况无关，就能解决这个问题。可以对加法器进位的逻辑表达式做进一步

的推

导：

C00

Ci+1AiBi+AiCi+BiCiAiBi+(Ai+Bi)Ci

设

giAiBi

piAi+Bi

则有：

Ci+1gi+piCi

gi+pi(gi-1+pi-1Ci-1)

gi+pi(gi-1+pi-1(gi-2+pi-2Ci-2))

…

gi+pi(gi-1+pi-1(gi-2+pi-2(…(g0+p0C0)…)))

gi+pigi-1+pipi-1gi-2+…+pipi-1…p1g0+pipi-1…p1p0C0

gipiAiBiCi+1AiAi-1…A0BiBi-1…

由于、只和、有关，这样就只和、、、，、、、

B0及C0

有关。所以各位的进位Ci、Ci-1、…、C1就可以并行地产生，这种进位就叫超前进位。

根据上面的推导，随着加法器位数的增加，越是高位的进位逻辑电路就会越复杂，逻辑器

件使用也就越多。事实上我们可以继续推导进位的逻辑表达式，使得某些基本逻辑单元能

够复

用，且能照顾到进位位的并行产生。

定义

Gi,jgi+pigi-1+pipi-1gi-2+…+pipi-1…pj+1gj

Pi,jpipi-1…pj+1pj

则有

Gi,igi

Pi,ipi

Gi,jGi,k+Pi,kGk-1,j

Pi,jPi,kPk-1,j

Ci+1Gi,j+Pi,jCj

从而可以得到表1-2-2所示的算法，该算法为超前进位算法的扩展算法，这里实现的是一

个8位加法器的算法。

这样，在超前进位扩展算法的逻辑电路实现中，需要设计两种电路。模块A逻辑电路需要

完成如下计算逻辑，其原理图如图1-2-3所示。

Gi,iAiBi

Pi,iAi+Bi

SiABCi+ABCi+ABCi+ABCi

模块B逻辑电路需要完成如下计算逻辑，其原理图如图1-2-4所示。

Gi,jGi,k+Pi,kGk-1,j

Pi,jPi,kPk-1,j

Ci+1Gi,j+Pi,jCj

按图1-2-2将这两种电路连接起来，就可以得到一个8位的超前进位的加法器。

（接

上）

实验

内容

（算

法、

程

序、

步骤

和方

法）图1-2-3模块A原理图

图1-2-4模块B原理图

从图中可以看到Gi,i和Pi,i既参与了每位上进位的计算，又参与了下一级Gi,i和Pi,i

的计算。这