八位二进制计数器代码.pdfVIP

八位二进制计数器代码--第1页

数字电路课程设计

设计题目

计数器设计：设计一个8位二进制计数器。

功能要求：加减控制信号为1时，加计数；0时，减计数。

使能控制信号为1时，停止计数，并将当前计数值设置为输入值；使能控制信号为0时，计

数器按照加减控制信号工作。

要求写出Verilog代码，给出仿真波形

一、设计思路

1、认真理解题目

（1）作为一个八位二进制计数器，首先，这个计数器有八个比特位；其次，二进制计数器

必须按照二进制的递增计数，于一般二进制不一样。

（2）使能信号为1是停止计数，为0是开始计数。说明该计数器的使能端信号低有效。

（3）控制信号位1时递增计数。控制信号位0时递减计数，说明该计数器位双向计数器。

2、设计思路

（1）递增计数和递减计数两种模式在控制变量1和0的选择下进入，因而可以采用if语句

的嵌套来实现比较容易。

（2）停止计数时可以只把之前的计数输出赋值给置位信号。

（3）经过分析，该模型的变量有使能信号、置位信号、选择模式信号、时钟信号、输出状

态。

二、verilog程序

/******************************分频模块*************************************/

八位二进制计数器代码--第1页

八位二进制计数器代码--第2页

`timescale1ns/1ps

modulequ_dou(clk,rst,a,b);

inputclk;

wireclk;

inputrst;

inputa;

wirea;

outputb;

regb;

reg[31:0]cnt;

regclkout;

always@(posedgeclkornegedgerst)

begin

if(rst==1b0)

cnt=0;

elsebeginif(a==1b1)begin

if(cnt=32d3000000)

b=1;

else

cnt=cnt+1b1;

end

elsebeginb=