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直接数字频率合成技术

(DDS);DDS技术是一种先进的波形产生技术，已经在实际中获得广泛应用。;DDS原理;累加器的工作示意图;??????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????;设相位累加器的位宽为2N,Sin表的大小为2p,累加器的高P位用于寻址Sin表.

时钟Clock的频率为fc,假设累加器按步进为1地累加直至溢出一遍的频率为

假设以M点为步长,产生的信号频率为

M称为频率控制字

;该DDS系统的核心是相位累加器，它由一个加法器和一个位相位存放器组成，每来一个时钟，相位存放器以步长增加，相位存放器的输出与相位控制字相加，然后输入到正弦查询表地址上。正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中0~360o范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度的数字量信号，驱动DAC，输出模拟量。相位存放器每经过2N/M个fc时钟后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，整个DDS系统输出一个正弦波。输出正弦波周期为

频率为

频率控制字与输出信号频率和参考时钟频率之间的关系为：

其中N是相位累加器的字长。频率控制字与输出信号频率成正比。由取样定理，所产生的信号频率不能超过时钟频率的一半，在实际运用中，为了保证信号的输出质量，输出频率不要高于时钟频率的33%,以防止混叠或谐波落入有用输出频带内。

在图中，相位累加器输出位并不全部加到查询表，而要截断。相位截断减小了查询表长度，但并不影响频率分辨率，对最终输出仅增加一个很小的相位噪声。DAC分辨率一般比查询表长度小2~4位。

;通常用频率增量来表示频率合成器的分辨率，DDS的最小分辨率为

这个增量也就是最低的合成频率。???高的合成频率受奈奎斯特抽样定理的限制，所以有

与PLL不同,DDS的输出频率可以瞬时地改变,即可以实现跳频，这是DDS的一个突出优点，用于扫频测量和数字通讯中，十分方便。;DDS;AD9830;DDS的信号质量分析;;DDS的信号质量分析;DDS的信号质量分析;其中最主要的是相位截断误差带来的噪声;DDS的优点;DDS的局限性;目前DDS芯片的生产公司;MicroLinear公司电压事业部生产的几种低频

DDS产品;AD公司的产品;

型?号;AD公司的产品;实现DDS的几种技术方案;用Max+plusII设计DDS系统数字局部最简单的方法是采用原理图输入。相位累加器调用lmp_add_sub加减法器模拟，相位累加器的好坏将直接影响到整个系统的速度，采用流水线技术能大幅度地提升速度。

波形存储器〔ROM〕通过调用lpm_rom元件实现，其LPM_FILE的值*.mif是一个存放波形幅值的文件。

波形存储器设计主要考虑的问题是其容量的大小，利用波形幅值的奇、偶对称特性，可以节省3/4的资源，这是非常可观的。

为了进一步优化速度的设计，可以选择菜单Assign|GlobanProjectLogicSynthesis的选项Optimize10〔速度〕，并设定GlobalProjectLogicSynthesisStyle为FAST，经存放器性能分析最高频率到达100MHz以上。用FPGA实现的DDS能工用在如此之高的频率主要

依赖于FPGA先进的结构特点。;DDS参考设计

采用QuartusII是Altera近几年来推出的新一代可编程逻辑器件

Quicklogic提供

局部源文件是Quicklogic专用文件

;采用FPGA设计成的DDS数控振荡器NCO

(输出为数字波形,须外加D/A);Verilog设计的代码文件和其他文件;`includeromtab.v

`includeclaadd8s.v

`includeloadfw.v

`includeloadpw.v

`includesinlup.v

`includephasea.v

`includephasemod.v

`includepngen.v

**ProjectName:DDS

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