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电子技术;项目十一;1.触发器电路;;一、基本RS触发器

基本RS触发器又称为RS锁存器（latch），它结构简单，是各种复杂结构触发器的基本组成部分。基本RS触发器为直接触发方式。

1.电路组成

2.逻辑功能端称为置1输入端，又称置位端。端称为置0输入端，又称复位端；二者均为低电平有效。图中，Q=1、=0的状态是稳定的，称为1态；Q=0、=1的状态也是稳定的，称为0态。

;1;1;1;1;1;0;1;0;3.逻辑功能的描述

1）状态转换特性表

触发器在接收触发信号之前的原稳定状态称为初态→Qn

触发器在接收触发信号之后建立的新稳定状态为次态→Qn+1

;2）时序图（又称波形图）是以输出状态随时间变化的波形图的方式来描述触发器的逻辑功能。;二、集成RS触发器

集成RS触发器是将组成RS触发器的各个逻辑门制作在一块芯片上，为了扩展其应用功能，有时还增加了一些附加逻辑门，使其应用更加灵活方便。

CD4043为三态RS锁存器，在其内部集成了4个RS触发器单元，每个触发器的输出端均用CMOS传输门对输出状态进行控制，4个传输门的工作状态由公用的使能（enable，简称EN）端控制。

当EN为高电平时，传输门处于接通状态，触发器按基本RS触发器方式工作；当EN为低电平时，传输门均处于截止状态，所有触发器的输出处于高阻状态。

集成RS触发器的应用很广泛，图a是利用CD4043构成的单脉冲发生电路，主要用于消除由于机械开关触点的抖动所造成的脉冲波形所出现的毛刺现象。;基本RS触发器是直接触发方式，触发信号直接控制着输出端的状态翻转。

实际应用时，常常要求触发器的输出状态在某一指定时段按输入信号和初态所决定的状态发生变化，这段时间可由外加时钟脉冲（clockpulse，简称CP）来决定。

同步触发器加有时钟脉冲控制端CP，其输出状态只能在控制信号CP有效时（分高电平有效和低电平有效两种）才能被触发，发生改变，如何变化由输入信号和初态决定。

;一、同步RS触发器

同步RS触发器的逻辑图和逻辑符号如图所示。图中G1和G2组成基本RS触发器，G3和G4组成输入控制门电路。CP是时钟脉冲信号，高电平有效，即CP为高电平时，输出状态可以改变，CP为低电平时，触发器保持原状态不变。;图为同步RS触发器的时序波形图。;二、同步D触发器

除同步RS触发器外，还有一种同步D触发器（也叫D锁存器），CP有效时，触发器的状态就等于输入端D的状态，CP无效时，触发器的状态保持不变，又称为透明锁存器。

同步触发器可分为CP高电平有效和CP低电平有效两种类型。在同步触发器的逻辑符号中，CP输入端没有小圈的是CP高电平有效的同步触发器，其状态在CP=1时才可能变化；CP输入端有小圈的是CP低电平有效的同步触发器，其状态在CP=0时才可能变化。;边沿触发器的状态只能在某一时刻（CP的上升沿或下降沿）发生变化，与同步RS触发器相比，其抗干扰能力和工作可靠性得到较大提高，在电子技术中得到广泛应用。

按触发器翻转所对应的CP时刻不同，可把边沿触发器分为CP上升沿触发方式和CP下降沿触发方式，也称CP正边沿触发或CP负边沿触发。按实现的逻辑功能不同，常用的边沿触发器有边沿D触发器和边沿JK触发器。

一、边沿D触发器

1.逻辑符号;2.工作特性

当CP=0或CP=1时，触发器的状态保持不变。当CP下降沿到来时，触发器的状态也保持不变。只有在CP上升沿到来的时刻，触发器的状态才会发生变化。若这一时刻D=0，触发器的状态将被置0；若这一时刻D=1，触发器的状态将被置1。

3.逻辑功能描述

根据触发器的特性表，可以用函数式表示触发器输出状态和输入信号之间的关系，该表达式称为特性方程。D触发器的特性方程为：;4.集成边沿D触发器及应用

74HC74是一种集成正边沿双D触发器，内含两个上升沿D触发器，其直接置位端、直接复位端和时钟脉冲输入端各自独立。

图示电路为利用74HC74构成的单按钮电子转换开关电路，该电路只利用一个按钮即可实现电路的接通与断开。;二、边沿JK触发器

1.逻辑符号和逻辑功能

;

根据JK触发器的特性表，可得其特性方程：;

JK触发器时序图;2.边沿JK触发器的应用

74HC112内含两个下降沿JK触发器，触发器的直接置位端、直接复位端和时钟脉冲输入端各自独立。

图示电路是利用74HC112构成的单按钮电子转换开关。;常用的触发器除JK触发器、D触发器之外，还有T、T′触发器。

T触发器是一种受控计数型触发器，当受控输入信号T=