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第41卷第1期上海电力大学学报Vol.41，No.1
2025年2月JournalofShanghaiUniversityofElectricPowerFeb.2025
DOI：10.3969/j.issn.2096-8299.2025.01.012
一种高效实现时序优化的时钟树综合方案
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张雷，刘伟景，赵启林
（1.上海电力大学，上海200090；2.摩尔精英集成电路发展产业有限公司，上海201306）
摘要：针对先进工艺下大规模数字集成电路设计中的时钟偏差、延迟与时序收敛问题，提出了一种结合时
钟树级数优化与局部时钟偏差调整的综合时钟树设计方案。该方案通过减少时钟信号的传播层次降低全局
延迟，同时结合精确优化局部时钟偏差，改善时钟信号在不同节点间的同步性，进而提升整体时序收敛效率。
基于TSMC7nm工艺，通过FusionCompiler和PrimeTime工具对某片上系统（SoC）芯片进行物理设计与静态
时序分析。结果表明，该方案在多个关键性能指标上优于传统方案，时钟延迟降低了54.7%，全局与局部时钟
偏差分别减少68.8%和59.8%，时序违例路径大幅减少，且有效简化了时序收敛的过程，提升了设计效率和时
序收敛速度。
关键词：时序优化；时钟树综合；静态时序分析；时序收敛
中图分类号：TN402文献标志码：A文章编号：2096-8299（2025）01-0084-06
AnClockTreeSynthesisMethodforEfficient
TimingOptimization
112
ZHANGLei，LIUWeijing，ZHAOQilin
（1.ShanghaiUniversityofElectricPower，Shanghai200090，China；
2.MooreIntegratedCircuitIndustryDevelopmentCo.，Ltd.，Shanghai201306，China）
Abstract：Acomprehensiveclocktreedesignmethodologythatintegratestheclocktreestage
optimizationwiththelocalclockskewadjustmentisproposedtoaddressthechallengesofclock
skew，delay，andtimingconvergenceinlarge-scaledigitalintegratedcircuitsunderadvanced
processnodes.Theproposedmethodreducesglobaldelaybyminimizingthepropagationlevelsof
theclocksignalandimprovessynchronizationbetweendifferentnodesbyaccuratelyoptimizing
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