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本章目录
时序电路概述
同步电路
基本存储单元的引用
简单的设计例子
时序分析
一段式代码风格
时序电路中变量的使用
时序电路概述
组合电路和时序电路
时序电路：输出是输入和当前状态的函数
基本记忆单元
D锁存器
D触发器
RAM
D锁存器
D锁存器是电平敏感的记忆单元，而D触发器是边沿敏
感的记忆单元
dqcq*
c0q
1d
(a)D锁存器
对于D锁存器，当时钟信号c为高电平时，下一个状态
q*=d，当时钟信号c为低电平时，q*=q（保持）
D锁存器
D锁存器的时序图（d在c的下降沿处被采样和保存）
D触发器
D触发器只有在clk信号的跳变沿处有效（01或10）
dqclkq*“有效”的
clk0q含义是指
1q：d的值
↑d
(b)上升沿D触发器只有在clk
的边沿处
dqclkq*被采样和
0q
clk
1q保存，并
↓d更新输出
(c)下降沿D触发器
q
D触发器
D触发器的优点
d端口小小的毛刺不会影响到存储的状态
消除了竞争的条件，交换数据的电路可以工作
D触发器的缺点
是D锁存器的两倍大小
D触发器
时序图如下:
Clock-to-q延时(Tcq):信号d被采样到更新q的延时
建立时间(Tsetup):在时钟的上升沿来临之前，d必须保持稳定的时间
保持时间(Thold):在时钟上升沿到来之后，d必须保持稳定的时间
D触发器
时序图如下:（续）
T代表组合电路的传播延时
cq
Tsetup和Thold是时序约束，d必须在clk的时间间隔内保持稳定。如果d在
这个时隙内改变，这样就会违反建立时间和保持时间的规则，导致触发
器进入亚稳态（q不是0也不是1）
时钟信号
在时序电路中，时钟信号扮演着一个很重要的角色
系统可以根据时钟的布局来分类
全局同步电路
所有的存储单元都在同一个全局时钟的控制下工作
全局异步-局部同步电路(GALS)
设计的器件传输分开得太远，无法使用
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