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多输入单输出的频率倍乘时钟缓冲器设计

摘要

时钟缓冲器（ClockBuffer）在电子通讯技术中的应用非常广泛，其中时钟缓冲器在高速电路系统的使用则是它的一个重要的应用。在输出或输入端附加反相器作为缓冲级，在输出或输入端也可以同时加反相器作为缓冲级。由此构成带缓冲缓冲寄存器的门电路。本文分析了可选频率倍乘的时钟缓冲器工作原理以及它对倍频的影响，讨论了电路中的频率倍乘功能，设计了一种多输入单输出的频率倍乘的电路。基于台积电180nm标准数字工艺参数，对时钟缓冲器电路进行了模拟仿真和版图设计。通过仿真和分析发现，当输入固定频率值时经过集成运放，最终只选一路输出整数倍的输入频率