电子教案《数字电子技术(余红娟)》PPT第5章组合电路时序分析与自动化设计- (1).pptxVIP

第5章

组合电路时序分析与自动化设计

杭州康芯电子有限公司

HangzhouKonXinSDLLO..Ltd

5.1传统数字电路设计技术存在的问题

1.低速。6.体积大功耗大。

2.设计规模小。7.功能有限。。

3.分析技术无法适应需要。8.无法功能升级。

4.效率低成本高。9.知识产权不易保护。

5.可靠性低。

5.2现代数字系统自动设计流程

5.2.1设计输入

原理图/VHDL文本编辑

FPGA/CPLD

器件和电路系统

1.isp方式下载

2.JTAG方式下载

3.针对SRAM结构的配置

4.OTP器件编程

FPGA/CPLD

适配

结构综合器

FPGA/CPLD

编程下载

图5-1应用于FPGA/CPLD的EDA开发流程

时序与功能门级仿真

1.功能仿真

2.时序仿真

综合

逻辑综合器

功能仿真

将使用了某种硬件描述语言(HDL)

的电路设计文本，如VHDL或

Verilog的源程序，进行编辑输入。

原理图输入

状态图输入

波形图输入

5.2.1设计输入

2.HDL文本输入

1.图形输入

5.2.2硬件描述语言

硬件描述语言VHDL和VerilogHDL在现在EDA设计中使用最多，也拥有几乎所有的主流EDA工具的支持。

VHDL在电子设计领域得到了广泛应用。

能将以VHDL语言描述数字系统的程序“翻译”成数字电路结构图文件的软件工具称为VHDL综合器。

为ASIC设计提供的电路网表文件

图5-2计算机软/硬件描述语言编译/综合工具的不同之处

5.2.3综合

C、ASM…

程序

硬件描述语言综合器

SYNTHESIZER

(b)硬件语言设计目标流程

J

DQ

K

CPU指令/数据代码：

0100101000101100

软件程序编译器

COMPILER

(a)软件语言设计目标流程

VHDL/VERILOG程序

Q

5.2.4适配

5.2.5时序仿真与功能仿真

编程下载

硬件测试

FPGAJCPLD

器件和电路系统

1.isp方式下载

2.JTAG方式下载

3.针对SRAM结构的配置

4.OTP器件编程

结构综合器

FPGA/CPLD

编程下载

5.2.6

5.2.7

图5-1应用于FPGA/CPLD的EDA开发流程

综合

逻辑综合器

FPGA/CPLD

适配

时序与功能门级仿真

1.功能仿真

2.时序仿真

原理图/VEDL文本编辑

功能仿真

仿真

图5-3QuartusII设计流程

5.3

图形或

HDL编辑

设计输入

QuartusII简介

Assembler

(编程文件汇编)

TimingAnalyzer

(时序分析器)

编程器

下载

综合或编译适配器件

AnalysisSynthesis

(分析与综合)

Filter

(适配器)

■■

5.4.1电路原理图编辑输入

(1)新建一个文件夹。

(2)打开原理图编辑窗。

New

DeviceDesignFilesOtherFiles

AHDLFile

BlockDiaoram/SchemalicFile

EDIFFile

SOPCBuilderSystem

VerilogHDLFile

VHDLFile

5.4原理图输入设计实例

图5-4选择编辑文件类型

×

5.4.1电路原理图编辑输入

(2)打开原理图编辑窗。

QuartusII-[Block1.bdf]

EileEditViewProjectAssignmentsProcessingIoolsWindowHelp

Hierarchy当FilespPDesignUnits

图5-5打开原理图编辑窗

□

ProjectNavigator

Entity□

Compilation

品

Hierarchy

Block1.bdf

雷

口

(3)编辑构建电路原理图。

Syabol

Libraries:

74114

74138

图5-6调入需要的宏功能元件(Symbol)74138

□Insertsymbolasblock

□LaunchMegawizar