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第4章原理图输入设计方法

MAX+plusII原理图输入功能可时序仿真（0.1ns），能发现可能的竞争冒险现象能将设计中所有电路和测试文件存储入档支持多层次设计优点：设计者不需具备编程技术、硬件语言，只要会画原理图即可入门。可编程下载，进行硬件验证注：除原理图输入，其他流程与文本输入（VHDL）相同

4.2MAX+plusII元件库兆功能块（类似IP核）LPM：74系列器件与非门、非门、D触发器等宏功能元件MF：基本逻辑元件库PRIM：EDCBAF章通过1位全加器的设计介绍：原理图输入的设计步骤、元件库的调用、原理图的设计方法、05多层次设计方法/元件的包装与调用4.31位全加器设计

1位全加器的含义：A+B+CY=SO…CO如：1+1+1=1…1方法1：直接列出真值表，用卡诺图化简得到逻辑表达式，从而画出电路图。SO=ABC+ABC+ABC+ABCCO=BC+AB+ACABCSOCO0000000110010100110110010101011100111111

1位半加器电路构成：A+B=SO+CO方法2：设计1位半加器，再组合成需要的全加器SO=AB+ABCO=AB目的：了解多层次的设计方法输入输出ABSOCO0000011010101101

21步骤1：在WINDOWS下为本项工程设计建立文件夹。如E:\MY_PRJ步骤2：启动MaxplusII注意：文件夹名不能用中文，且不可带空格。此文件夹将被EDA默认为工作库worklibrary3原理图设计步骤

步骤3：输入设计项目和存盘FILE/NEW选择原理图编辑器新建一个设计文件

2、调入元件在空白处点击鼠标右键在空白处点击鼠标右键，弹出窗口中选择“EnterSymbol”

PRIM基本硬件库MF宏功能库LPM库选择元件库也可在这里输入元件名，如2输入与门AND2，输出引脚：OUTPUT等库中的元件自动显示

将所需元件全部调入原理图编辑窗非门：NOT2输入与门：AND2同或门：XNORINPUTOUTPUT输入引脚：输出引脚：

3、连接原理图将调进来的元件连接成半加器

连线工具：（连接/断开、拖拉元件连线是否保持连接）箭头（选取）A（输入文字）折线直线曲线圆放大缩小全图橡皮筋功能

删除连线/元件：点击或用箭头或拖拉选中，再按DELETE键给I/O脚改名：双击PINNAME/改名技巧

点击保存将连接好的原理图存盘注意，要存在自己建立的文件夹中文件名取为：h_adder.gdf

步骤4：将设计项目设置成工程文件(PROJECT)FILEPROJECT将工程设置成当前的文件如果文件没打开或不是最顶层，应用NAME注意指向的路径、文件改变了

步骤5：选择目标器件并编译ASSIGN01DEVICE02选择器件系列：03ACEX1K系列04根据实验箱上的05元件型号选择，06选EP1K30TC144-307注意，要消去Show08onlyFastestSpeed09Grades的勾，使所10有速度级别的器件11都能显示出来12

步骤6：编译compilerMAX+plusII选择编译器编译窗编译START前消去quartusfit项

消去Quartus适配操作FitterSettings消去这里的勾Processing

注意错误报告和信息窗口Message按编译窗口的start只有Timingcharacteristic…可忽略

步骤7：时序仿真建立波形文件。为仿真测试新建一个文件File/New选择波形编辑器文件030102

信号名取样点取样点的值

(2)输入信号节点从SNF文件中输入设计文件的信号节点1NODEENTERNODEFROMSNF2点击“LIST”3SNF文件中的信号节点4选取5OK6

（3）在Options菜单中消去网格对齐SnaptoGrid的选择(消去对勾)OPTIONSNAPTOGRID

(4)设定仿真时间。FILEENDTIME60us

(5)编辑输入信号波形放大/缩小任意/高阻用鼠标拖拉选定区域，再用工具条设高低电平0/1时钟信号

(6)波形文件存盘。

(7)运行仿真器。

(8)观察分析半加器仿真波形。

(9)为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器.I/O延时时间

(10)包装元件入库。选择菜单“File”→“Open”，在“Open”对话框中选择原理图编辑文件选项“GraphicEditorFiles”，然后选择h_adder.gdf，重新打开半加器设计文件，然后选择如图4-5中“File”菜单的“CreateDefaultSymbol”项，将当前