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EDA技术与应用教程（Verilog HDL版）（第3版）课件 项目五 设计基本数字单元.pptx

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    重庆电子工程职业学院

    1;

    5.1设计组合逻辑电路;⒈半加器

    半加器有两个二进制的输入端a和b以及一位和输出端s和一位进位输出端co。半加器的网表电路图如图5-1所示。用Verilog语言描述半加器的程序如例5-1。

    图5-1半加器网表电路图

    【例5-1】：半加器

    modulehalfadder(a,b,s,co);

    inputa,b;//加数与被加数输入

    outputs,co;

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