EDA技术与应用教程（Verilog HDL版）（第3版）课件 24数字频率计的设计.pptxVIP

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2025-07-16 发布于山东
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EDA技术与应用教程（Verilog HDL版）（第3版）课件 24数字频率计的设计.pptx

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重庆电子工程职业学院16.2数字频率计的设计计数器锁存器分频显示控制档位选择被测信号信号整形数码显示核心控制电路测频控制基准时钟图6-11数字频率计组成框图6.2.3模块设计⒈测频控制模块LIBRARYIEEE;--测频控制电路USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYftctrlISPORT(clk:INSTD_LOGIC;--1Hzcnt_en:OUTSTD_LOGIC;--计数器时钟使能rst_cnt:OUTSTD_LOGIC;--计数器清零load:OUTSTD_LOGIC);--输出锁存信号ENDftctrl;图6-12测频控制模块

重庆电子工程职业学院26.2数字频率计的设计ARCHITECTUREbehavOFftctrlISSIGNALDiv2clk:STD_LOGIC;BEGINPROCESS(clk)BEGINIFclkEVENTANDclk=1THEN--1Hz时钟2分频div2clk=NOTdiv2clk;ENDIF;ENDPROCESS;rst_cnt=NOT(clkORdiv2clk);--产生复位信号load=NOTdiv2clk;--产生锁存信号cnt_en=div2clk;--产生计数信号ENDbehav;

重庆电子工程职业学院36.2数字频率计的设计⒉计数模块LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcnt10ISPORT(clk,clr,en:INSTD_LOGIC;--待计数脉冲信号，清零信号，计数使能信号dout:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--计数结果co:OUTSTD_LOGIC);--计数进位脉冲信号ENDcnt10;ARCHITECTURErtlOFcnt10ISSIGNALq:STD_LOGIC_VECTOR(3DOWNTO0);BEGINdout=q;

重庆电子工程职业学院46.2数字频率计的设计图6-13计数模块PROCESS(clk,clr,en)BEGINIFclr=1THENq=0000;--计数复位ELSIF(clkEVENTANDclk=1)THEN--计数使能IFen=1THENIF(q=1001)THEN--计数到9，则回0，进位脉冲输出1q=0000;co=1;ELSE--小于9，则累加1q=q+1;co=0;ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDrtl;

重庆电子工程职业学院56.2数字频率计的设计⒊锁存模块LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYregISPORT(load:INSTD_LOGIC;--锁存信号din:INSTD_LOGIC_VECTOR(3DOWNTO0);--计数输入dout:OUTSTD_LOGIC_VECTOR(3DOWNTO0));--锁存计数结果输出ENDreg;ARCHITECTURErtlOFregISBEGINPROCESS(load)BEGINIF(loadEVENTANDload=1)THENDOUT=DIN;ENDIF;ENDPROCESS;ENDrtl;图6-14锁存模块

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