集成电路设计与仿真项目教程 课件 项目5--10 时序逻辑门设计与仿真---电压基准源设计与仿真 .pptx

集成电路设计与仿真项目教程;Agenda;项目5时序逻辑门设计与仿真;1.1时序逻辑电路特点;1.2时序逻辑电路分类;2.1与非门SR锁存器;2.2或非门SR锁存器;2.3钟控与非门SR锁存器;2.4钟控或非门SR锁存器;2.5D锁存器;高电平使能逻辑门控D锁存器;时序图;三态门控D锁存器电路;JK锁存器真值表;JK锁存器真值表;由主、从两级钟控SR锁存器构成SR触发器（SRFF）逻辑电路如图所示。主从SR触发器是由两个钟控SR锁存器级联而成。第一级（主）锁存器由脉冲信号CLK驱动，第二级（从）锁存器由CLK的反相脉冲信号驱动。

当CLK为高电平时，主锁存器传输数据，因此主锁