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一种适用于低端FPGA的尖峰神经网络的健壮开源

框架

AndrewFan,SimonD.Levy

摘要

随着传统神经网络对计算能力需求的显著增加，脉冲神经网络（SNNs）作为解决日益耗电的

神经网络问题的一种潜在方案而出现。通过使用神经元发出的0/1脉冲而不是算术乘累加操作来

传播信息，SNNs实现了时间和空间上的信息传递，从而使计算效率更高。为此，人们开发了许多

加速和模拟SNNs的架构，包括Loihi、TrueNorth和SpiNNaker等。然而，这些芯片大多无法

本被更广泛的社区获取。现场可编程门阵列（FPGAs）已经被探索作为神经形态和非神经形态硬件

之间的中间地带，但许多提议的架构需要昂贵的高端FPGAs或针对单一SNN拓扑结构。本文提

译出了一种由稳健的SNN加速架构和基于Pytorch的SNN模型编译器组成的框架。该框架针对任

中意到任意和/或全连接的SNNs，其FPGA架构特征包括在SNN中传播脉冲的突触阵列。该架构

2旨在使用低端FPGAs，并且只需要很少的资源（6358个LUT,40.5个BRAM）。该框架在低端

vXilinxArtix-7FPGA上以100MHz进行测试，实现了识别MNIST数字的竞争速度（0.52毫秒/

4图像）。进一步的实验还表明，在玩具问题上可以准确地模拟手编任意到任意脉冲神经网络。所有

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2代码和设置说明均可在/im-afan/snn-fpga获取。

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71介绍

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2大型人工神经网络（ANNs）是现代人工智能的基础。然而，随着这些神经网络由于更大架

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v构而带来的计算需求的增长，AI模型的训练和部署变得越来越耗电[1]。此外，随着摩尔定律

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x接近其极限，现代AI算法对计算的需求也在达到极限。为此，脉冲神经网络（SNNs）被研究

r

a作为一种节能且快速的替代方案。脉冲神经网络不使用浮点或整数神经元激活，而是基于时间

上的0/1脉冲运行。因此，它们在时间和空间上传播信息，而ANNs仅在空间上传播信息。其

优势在于，通过使用定制硬件，昂贵的乘法和累加（MAC）操作基本上被消除，从而实现更低

的功耗。

多种架构被提出以加速SNN操作。例如，Intel的Loihi具有包含突触和神经元等仿生元素

的多核处理器。它在定制芯片中设计并验证，允许低功耗脉冲神经网络操作[2]。类似地，IBM

的TrueNorth特征为交叉棒状突触结构，其中神经元和突触位于交叉点处，这使得能够实现大

规模并行且低功耗的神经网络计算[3]。然而，这些解决方案都基于ASICs，由于这些芯片的成

本高和稀缺性，SNN的部署研究非常困难。

为此，已经开展了对现场可编程门阵列（FPGA）的研究，以探讨如何利用FPGA的大规

模并行性来促进SNN操作。然而，许多论文集中在将SNN实现到拥有超过10万逻辑单元的大

型FPGA区域上。此外，那些专注于在小型FPGA上部署SNN的论文往往优化其架构于单一

神经网络拓扑结构之上，忽略了可能允许更稳健行为的任意至任意架构。

2背景

2.1泄漏积分放电神经元

尖峰神经网络（SNNs）是一种与人工神经网络根本不同的神经网络类型。它们使用的是时

间上的离散0/1脉冲，而不是浮点数或整数激活值。它们支持与传统神经网络相同的连接性，但

不使用诸如ReLU、sigmoid或tanh等传统的激活函数，而是采用