《数字逻辑与EDA设计》课件_第4章.pptVIP

第4章硬件描述语言VerilogHDL

4.1HDL简介

4.2初步认知

4.3VerilogHDL基本知识

4.4数据类型、操作符和表达式

4.5数据流建模

4.6行为级建模

4.7结构级建模

4.8测试平台及测试激励的建立

4.9良好的编程风格

本章主要介绍VerilogHDL语言的一些基本知识，目的

是使初学者能够掌握HDL设计方法，初步了解并掌握Verilog

HDL语言的基本知识，能读懂简单的设计代码并能进行一

些简单设计的VerilogHDL建模。

4.1节介绍了HDL的一些基础知识，对比了VerilogHDL

和VHDL语言，讨论了硬件描述语言的发展趋势。

4.2节中，在读者没有任何语法知识基础的情况下，通

过一个简单的例子，读者可看到程序的基本结构及在

Modelsim中进行仿真的结果，使得读者对VerilogHDL及其

仿真有了初步的感性认识。

4.3～4.7节介绍了VerilogHDL的基本语法知识，讨论了

多种不同的建模风格，是学习VerilogHDL语言需要掌握的

知识内容。

4.8～4.9节是在学习VerilogHDL基础知识后，需要进一

步了解和注意的内容。

4.1HDL简介

20世纪80年代前，集成电路设计工程师只能采用代工厂

提供的专用电路图来进行手工设计。对于复杂的数字逻辑电

路，设计师从原理设计、功能设计、电路设计到版图设计一

般要经历一年以上的设计周期，其中仅版图布线一环，工程

师就要花费数周的时间才能完成。随着大规模集成电路的研

发，集成数百万逻辑门的电路变得非常复杂，很难通过传统

的面包板测试法验证设计的系统。在此基础上，后端工程师

开始寻找通过EDA(ElectronicDesignAutomation，电子设计

自动化)的设计方法将手工设计转变为计算机辅助设计方法。

前端的工程师也希望使用一种标准的语言来进行硬件的设计，

以提高设计的复杂度和可靠性，因此，HDL(Hardware

DescriptionLanguage，硬件描述语言)应运而生。

4.1.1关于硬件描述语言

随着电子设计技术的飞速发展，设计的集成度、复杂度

越来越高，集成度达亿只晶体管以上的芯片已经屡见不鲜，

传统的设计方法已满足不了设计的要求。为使如此复杂的芯

片变得易于被人脑理解，很有必要用一种高级语言来表达其

功能，隐藏其具体实现的细节(类似于使用高级程序语言取

代汇编语言一样)，对数字电路和数字逻辑系统能够进行形

式化的描述，这就是硬件描述语言。

通过使用HDL和EDA工具进行设计的优势非常明显：

数字逻辑电路设计者可利用HDL来描述自己的设计思想，

然后利用EDA工具进行仿真，再由逻辑综合工具自动综合

到门级电路，最后用ASIC或FPGA实现其功能。

HDL是EDA技术的重要组成部分，常见的HDL主要有

VerilogHDL、VHDL、ABEL、AHDL、SystemVerilog和

SystemC。其中VerilogHDL和VHDL在目前的EDA设计中

使用最多，也获得了几乎所有主流EDA工具的支持。

采用HDL最显著的意义在于：能够通过基于语言的描

述，对于正在进行设计的电路自动进行综合，而不用经历人

工设计方法中那些费力的步骤，如卡诺图求最小逻辑等。

1．VerilogHDL

VerilogHDL是在使用最广泛的C语言的基础上发展起来

的一种硬件描述语言。它是由GDA(GatewayDesign

Automation)公司在1983年末首创的，最初只设计了一个仿

真与验证工具，之后又陆续开发了相关的故障模拟与时序分

析工具。1985年，推出了它的第三个商用仿真器Verilog-XL，

获得了巨大的成功，从而使得VerilogHDL迅速得到推广应

用。1989年，Cadence公司收购了GDA公司，1990年，

Cadence公司公开发表了VerilogHDL，并成立了OVI(Open

VerilogInternational)组织来负责VerilogHDL语言的发展。

1995年，制定了VerilogHDL的IEEE(TheInstituteofElectrical

andElectronicsEngineers)标准，即IEEE1364-1995。2001年，

一个更加完善的VerilogHDL标准即IEEE1364-2001诞生了。

VerilogHD