模块的结构数据类型.pptxVIP

1第3章模块的结构、数据类型、变量和基本运算符号

3.1模块的结构2Verilog结构位于module和endmodule声明语句之间，每个Verilog程序包括4个主要部分：端口定义I/O说明内部信号声明功能定义modulemuxtwo(out,a,b,sl);inputa,b,sl;outputout;regout;always@(sloraorb)if(!sl)out=a;elseout=b;endmodule

模块端口定义格式module模块名（口1，口2，口3，…）引用模块的两种连接方法（1）在引用时严格按模块定义的端口顺序来连接，不用标明原模块定义时规定的端口名（2）在引用时用“.”符号，标明定义时规定的端口名不必严格按端口顺序对应mytritri_inst(.out(sout),.in(sin),.enable(ena));mytritri_inst(sout,sin,ena);

4I/O说明的格式输入口input[范围];输出口output[范围];输入/输出口inout[范围];I/O说明也可以写在端口声明里。modulemodule_name(inputin_port1,inputin_port2,outputout_port1,outputout_port2);moduletest_width(b,a);input[6:5]a;output[3:2]b;assignb=a;endmodule

5内部信号说明reg[范围]变量1，变量2…;wire[范围]变量1，变量2…;模块中实现逻辑功能的3种方法assignassignc=ab;(2)用实例元件and#2u1(q,a,b);(3)用always块assign语句是描述组合逻辑最常用的方法之一。always块既可用于描述时序逻辑，又可用于组合逻辑。

Verilog语言要点61在Verilog模块中所有过程块（如initial块、always块）、连续赋值语句、实例引用都是并行的2它们表示的是一种通过变量名互相连接的关系3在同一模块中这三者出现的先后次序没有关系4只有连续赋值语句assign和实例引用语句可以独立于过程块而存在于模块的功能定义部分

D触发器7q=d;regq;inputclk,d;endmodulealways@(posedgeclk)modulenew_dff(q,clk,d);outputq;

8D触发器（带异步清除端）modulenew_dff2(q,clk,d,clr);inputclk,d,clr;outputq;regq;always@(posedgeclkorposedgeclr)beginif(clr)q=0;elseq=d;endendmodule

D触发器（带异步清除端和使能端）modulenew_dff3(q,clk,d,clr,en);outputq;inputclk,d,clr,en;regq;always@(posedgeclkorposedgeclr)beginif(clr)q=0;elseif(en)q=d;endendmodule

3.2数据类型及其常量和变量11常量在程序运行过程中，其值不能被改变的量称为常量。4种逻辑值01z(高阻)x(不定值)

数字01整数二进制整数b或B十进制整数d或D02十六进制整数h或H八进制整数o或O03常量04

数字表达方式1位宽’进制数字24’b1110//4位二进制数312’habc//12位十六进制数416’d255//16位十进制数5’进制数字6采用默认位宽，与仿真器和使用的计算机有关（最小为32位）7‘hc3//32位16进制数8‘o21//32位8进制数9

数字默认为十进制数采用默认位宽，与仿真器和使用的计算机有关（最小为32位）//32位十进制数（2）x和z值一个x可以用来定义十六进制数的四位二进制数的状态,八进制数的三位,二进制数的一位。z的表示方式同x类似。z还有一种表达方式是可以写作?。在使用case表达式时建议使用这种写法,以提高程序的可读性。4b10x0//位宽为4的二进制数从低位数起第二位为不定值4b101z//位宽为4的二进制数从低位数起第一位为高阻值12dz//位宽为12