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对异步时钟域信号进行采样时，容易产生亚稳态，如果处理当，亚稳态将会扩散，导致
系统。然而采用多级触发器级联，对异步信号进行采样，通过理论分析可知，这样做可
以降低亚稳态信号扩散的概率（当使用3个触发器级联时，亚稳态被的概率接近于0）。
因此对异步信号下降沿的采用3个触发器级联的方法实现，要求异步信号状态的保持时
间至少为一个采样时钟周期，并且需要复位信号进行初始化。
Verilog语言描述为：
moduleedge_tech_design(clk,rst_n,trigger,neg_edge);
inputclk,rst_n,trigger;//输入的采样时钟信号，复位信号及待检测信号
outputneg_edge;//检测到信号下降沿的输出脉冲标志信号
regtrigger_r0,trigger_r1,trigger_r2;//3级触发器中间信号
always@(posedgeclkornegedgerst_n)
begin
if(!rst_n)
begin
trigger_r0=1b0;
trigger_r1=1b0;
trigger_r2=1b0;
end
else
begin
trigger_r0=trigger;
trigger_r1=trigger_r0;
trigger_r2=trigger_r1;
end
end
assignneg_edge=~trigger_r1trigger_r2;//输出标志脉冲信号
endmodule
对应综合生成的RTL级结构图如下图所示：
对异步时钟域信号进行采样时，容易产生亚稳态，如果处理当，导致系统。然而采用多级触发器级过理论分析可知通过理论分析可知这样做可以降低亚稳态信号扩散的概
率以降低亚稳态信号扩散的概率当使用当使用个触发器级联时个触发器级联时个触发器级联时个触发器级联时亚稳态被的概率接近于亚稳态被的概率接近于亚稳态被的概
率接近于亚稳态被的概率接近于亚稳态被的概率接近于亚稳态被的概率接近于亚稳态被的概率接近于亚稳态被的概率接近于亚稳态被的概率接近于亚稳态被
的概率接近于亚稳态被的概率接近于亚稳态被的概率接近于亚稳态被的概率接近于亚稳态被的概率接近于因此对异步信号下降沿的采用。。因此对异步信号
下降沿的采用因此对异步信号下降沿的采用因此对异步信号下降沿的采用因此对异步信号下降沿的采用因此对异步信号下降沿的采用并且需要复位信号进行初始
化。并且需要复位信号进行初始化。并且需要复
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