集成电力电子项目设计与提交要求.pdfVIP

I.Arrangements

ELEC5520studentsmayformgroupsoftwoinworkingoutProject

2.Single-studentgroupsarealsook.

Pickaprojectrelatedtothematerialstaughtinclass,ortointegrated

powerelectronicsingeneral.

Thelevelofcomplexityordifficultyisapproximatelydoublethatof

Project1.OneexampleistocompletetheclosedloopdesignforProject

1,indesigningavoltagemode,currentmodeorhystereticcurrentmode

controller.CircuitssuchasRCoscillator,edrivebuffers,and

TT

bandgapvoltagereferencemaybeincluded.PleaseseeSectionIIfor

moreprojectideas.

Eachgroupwillneedtohandinonlyonereport.Studentsfromthe

samegroupareexpectedtoreceivethesamegrade,unsthereare

strongevidencesthattheyshouldbegradeddifferently.

Deadline:

May22(Friday)at11.59pm.

Submission:

Youmaysendinthepdffileofyourreportdirectlytome(eeki@ust.hk),

andcctoJiaweiZheng(jzhengab@connect.ust.hk).Pleasemakesure

thateachfileissmallerthan16M.

Ifyouwanttohandinahardcopy,pleaseslipundermydoor(Room

2451).

一、安排

ELEC5520学生可以两人一组来完成项目2。单人小组也可以。

选择一个与课堂教学材料相关的项目，或者与一般集成电力电子技术相关的

项目。

复杂性或难度大约是项目1的两倍。一个例子是完成项目1的闭环

设计，设计电压模式、电流模式或迟滞电流模式控制器。可以包

T

括诸如RC振荡器、栅极驱动缓冲器和带隙电压参考之类的电

T

路。请参阅第二部分了解项目想法。

每个小组只需提交一份报告。来自同一小组的学生应获得相同的

成绩，除非有强有力的表明他们应该获得不同的成绩。

最后期限：

5月22日（星期五）晚上11点59分。

提交：

您可以将您的报告的pdf文件直接发送给我（eeki@ust.hk），并抄送给郑

嘉伟（jzhengab@connect.ust.hk）。请确保每个文件小于16M。

如果您想交纸质版，请从我的门缝（2451室）溜进去。

II.ProjectIdeas

Idea1:DC-DCconverterwithPWMvoltage-modecontrol

Suggestions:

1.Buildingblocksdesign:error-amplifier,comparator