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专题2-数字逻辑的时间约束.ppt

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    专题2数字逻辑的时间约束;一、时钟信号的时延Tpd;;如果是第一次编译或再次编译前没有进行管脚分配，则QuartusII将自动分配管脚并进行优化。

    自动分配管脚的查看方法：

    Processing?CompilationReport

    再点击Fitter下面的Pin-OutFile，就可看到自动分配的管脚情况;;;;若clk分配到普通IO管脚（如38脚）;二、数据的建立时间和保持时间;在FPGA设计的同一个模块中常常是包含组合逻辑与时序逻辑，为了保证在这些逻辑的接口处数据能稳定的被处理，那么对建立时间与保持时间建立清晰的概念非常重要。;;;两种情况需要考虑;第一种情况：假设

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