VHDL设计：3-8译码器与7段显示控制逻辑实现.pdfVIP

第13题:

LIBRARYIEEE;USE

IEEE.STD_LOGIC_1164.ALL;

体

实Decorder_3_to_8是端口(D0,D1,D2,G1,G2a,

G2b:输入std_logic;Y:输出std_logic_vector(0到7));

结束Decorder_3_to_8;

架构Logic_Func的3_to_8_Decorder是信号

input:std_logic_vector(2downto0);开始

inputD2D1D0;进程(input,G1,G2a,G2b)开

始如果(G11并且G2a0并且G2b0)那么选

择input当000=Y=当001=

Y=当010=Y=当

011=Y=当100=Y=当101=Y=当110=

Y=当111=Y=结束选

择;否则Y=结束如果;结束进程;结束

Logic_Func;

第14题:

LIBRARYIEEE;USE

IEEE.STD_LOGIC_1164.ALL;

实Segment_7是端口(A:输入

体

std_logic_vector(3下降到0);LT,RBI:

输入std_logic;Y:输出

std_logic_vector(0到6);BI_RBO:输

入输出std_logic);结束Segment_7;

第13题：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYDecorder_3_to_8IS

PORT(D0,D1,D2,G1,G2a,G2b:INstd_logic;

Y:OUTstd_logic_vector(0to7));

ENDDecorder_3_to_8;

ARCHITECTURELogic_FuncOF3_to_8_DecorderIS

SIGNALinput:std_logic_vector(2downto0);

BEGIN

input=D2D1D0;

PROCESS(input,G1,G2a,G2b)

BEGIN

IF(G1=1ANDG2a=0ANDG2b=0)THEN

CASEinputIS

WHEN000=Y=

WHEN001=Y=

WHEN010=Y=

WHEN011=Y=

WHEN100=Y=

WHEN101=Y=

WHEN110=Y=

WHEN111=Y=

ENDCASE;

ELSE

Y=

ENDIF;

ENDPROCESS;

ENDLogic_Func;

第14题：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYSegment_7IS

PORT(A:INstd_logic_vector(3downto0);

LT,RBI:INstd_logic;

Y:OUTstd_logic_vector(0to6);

BI_RBO:INOUTstd_logic);

ENDSegment_7;

架构Logic_Func的Segment_7如下：

BEGIN进程(A,LT,RBI,BI