探索高效片上网络体系结构：核内路由的优化与创新.docxVIP

探索高效片上网络体系结构：核内路由的优化与创新

一、引言

1.1研究背景与意义

随着半导体工艺技术的飞速发展，集成电路已步入纳米阶段，在单一芯片中集成上亿晶体管已成为现实。据国际半导体技术路线图（ITRS）预测，芯片中的晶体管数目持续增长，如何高效利用这些晶体管成为芯片体系结构面临的关键问题。在这样的背景下，多核处理器应运而生，它通过集成多个低频率核单元，在提升处理效能的同时，还能有效降低功耗，获得了较佳的性价比，成为了当前芯片业研究的重点和未来的主要发展方向。

在多核处理器中，核间通信至关重要，其性能直接影响整个处理器的性能。片上网络（NetworkonChip，NoC）作为一种新型的片上通信方式，通过借鉴分布式计算系统的通信方式，用路由和分组交换技术替代传统的片上总线，克服了总线互连带来的诸多瓶颈问题，如通信带宽受限、可扩展性差以及难以解决全局同步等难题。这使得片上网络逐渐成为多核乃至众核系统的研究热点。

目前，关于片上网络的研究大部分集中在对位于处理核心外部的路由器各个部件的性能优化上，然而，这些研究未能充分利用NoC各处理核心所具有的存储、带宽等资源。处理器核具备一定的片内存储以及丰富的片内线宽资源，若能将路由器集成到处理核心内部，通过对缓冲区的加速和对数据包传输过程的优化，有望形成高效节能的核内路由，从而提升片上网络的性能。

研究核内路由对于提升芯片性能具有重