4时序逻辑电路设计41时序逻辑电路基本概念42D触发器及其设计方法43计数器及其设计方法44分频器及其设计方法45数据寄存器及其设计方法46状态机及其设计方法66课件讲解.pptxVIP

;4.1时序逻辑电路基本概念;4.1时序逻辑电路基本概念;4.1时序逻辑电路基本概念;锁存器与触发器的区别;锁存器和触发器的基本特性;Verilog行为级描述用关键词initial或always，但initial是面向仿真，不能用于逻辑综合。always是无限循环语句，其用法为：;赋值算符(＝)：阻塞型过程赋值算符

前一条语句没有完成赋值过程之前，后面的语句不可能被执行。;

;注意：

在可综合的电路设计中，一个语句块的内部不允许同时出现阻塞型赋值语句和非阻塞型赋值语句。

在时序电路的设计中，建议采用非阻塞型赋值语句。;用always语句描述硬件电路的逻辑功能时，在always语句中@符号之后紧跟着“事件控制表达式”。

逻辑电路中的敏感事件通常有两种类型：电平敏感事件和边沿触发事件。

在组合逻辑电路和锁存器中，输入信号电平的变化通常会导致输出信号变化，在VerilogHDL中，将这种输入信号的电平变化称为电平敏感事件。

在同步时序逻辑电路中，触发器状态的变化仅仅发生在时钟脉冲的上升沿或下降沿，VerilogHDL中用关键词posedge（上升沿）和negedge（下降沿）进行说明，这就是边沿触发事件。;

;在always后面的边沿触发事件中，有一个事件必须是时钟事件，还可以有多