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铋系薄膜制备工艺与介电、铁电性能关联机制研究

一、引言

1.1研究背景与意义

在过去的半个世纪里，以硅集成电路为核心的微电子技术取得了举世瞩目的发展成就。半导体芯片的集成度遵循着摩尔定律不断提高，这使得其基本构成单元金属-氧化物-半导体（MOS）器件的特征尺寸持续缩小。当MOS器件从微米尺度逐步进入到纳米尺度时，一系列由短沟道效应和量子效应引发的问题开始凸显，这些问题严重制约了微电子技术的进一步发展。

随着MOS器件特征尺寸的不断减小，栅氧化层的厚度也相应地不断变薄。当栅氧化层厚度降低到一定程度时，电子的量子隧穿效应变得愈发显著，这将导致栅极漏电流急剧增大，进而使器件的功耗大