1. 您所在位置：
  2. 网站首页
  3. 文档分类
  4. 资格/认证考试
  5. 自考

FPGA设计与应用案例教程 自测试题及答案 项目 10 组合逻辑设计 .docx

FPGA设计与应用案例教程 自测试题及答案 项目 10 组合逻辑设计 .docx

    选择题

    1.【单选题】在VerilogHDL中设计的4位全加器，若采用模块例化1位全加器的方式，需例化几个1位全加器？

    A.1个

    B.2个

    C.3个

    D.4个

    答案：D

    难易程度：易

    知识点：加法器

    答案解析：4位全加器由4个1位全加器级联构成，所以需要例化4个1位全加器，因此选D。

    2.【单选题】在设计七段译码显示电路时，如图所示的共阳极电路，若输入十六进制数为4h5，对应的七段码sev_seg输出为？

    A.7b0100100

    B.7b0000001

    C.7b1001111

    D.7b0010010

    答案：A

    难易程度：中

    知

    您可能关注的文档

    最近下载

    文档评论（0）

    1亿VIP精品文档

    更多 >

    相关文档

    更多 >