原创力文档第5章逻辑电路设计
基本时序逻辑电路02Part
2基本时序逻辑电路2.1寄存器例5.10使用VerilogHDL设计一个带有异步复位和同步使能的寄存器。
2基本时序逻辑电路2.1寄存器程序如下：modulereg_1(q_data,clk,reset,load,data);outputregq_data;inputclk,reset,load;inputdata;always@(posedgeclk,posedgereset)beginif(reset) q_data=1’b0;else(load)q_data=d
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