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FPGA试题及详细答案

一、填空题（每空2分，共20分）

FPGA的英文全称是__________，中文名称为__________。

FPGA的核心架构主要由__________、__________、__________和I/O接口模块四部分组成。

VerilogHDL中，用于定义模块端口方向的关键字有__________、__________和inout。

时序分析中，__________是指从输入信号变化到输出信号稳定变化的时间，__________是指时钟信号有效沿到输出信号稳定的时间。

二、选择题（每题3分，共15分，单选）

下列关于FPGA与CPLD的区别，说法错误的是（）

A.FPGA采用SRAM工艺，掉电后配置信息丢失；CPLD采用EEPROM工艺，掉电后配置信息保留

B.FPGA的逻辑资源密度远高于CPLD，适合复杂逻辑设计

C.CPLD的时序延迟可预测性比FPGA好

D.FPGA的功耗比CPLD高，且成本更低

VerilogHDL中，下列哪种语句不属于时序逻辑语句（）

A.always@(posedgeclk)

B.assigna=bc;

C.always@(negedgerst_n)

D.flip-flop（触发器）描述语句

FPGA设计中，“竞争冒险”产生的主要原因是（）