FP逻辑设计与应用面试题.pdfVIP

FPGA逻辑题

1、如何解决亚稳态?

对异步信号进行同步提取边沿

FIFO进行异步跨频数据处理

异步复位，同步释放

2、多时域设计中,如何处理信号跨时域?

3、说说静态、动态时序模拟的优缺点.

4、画出DFF的结构图,用Verilog/VHDL实现之.

5、实现1个3分频电路，用Verilog/VHDL实现.

6、Verilog/VHDL，如设计计数器.

7、异步FIFO的实现要点，并用Verilog/VHDL实现之.

8、用FSM实现101101的序列检测模块

a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0.

例如a:0000

b:0000000000100100000000

请画出statemachine;请用RTL描述其statemachine.

请画出statemachine；请用RTL描述其statemachine。（未知）

68：用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－笔试）