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数字IC设计工程师考试试卷及答案

一、填空题（每题1分，共10分）

1.Verilog中，组合逻辑always块的敏感列表应包含______

2.数字IC中，D触发器属于______逻辑电路

3.FPGA的核心可编程单元是______

4.ASIC前端设计的最后一步是______

5.STA中，建立时间是数据在时钟沿前______保持稳定的时间

6.门控时钟的英文缩写是______

7.Verilog中，wire类型属于______

8.二进制1010的十进制值是______

9.时钟树综合（CTS）的主要目的是减小______

10.异步复位需避免使用______生成的信号

二、单项选择题（每题2分，共20分）

1.以下不是Verilog关键字的是？

A.moduleB.endmoduleC.wireD.include

2.实现“全1出0，否则出1”的逻辑门是？

A.与非门B.或非门C.异或门D.同或门

3.FPGA中存储数据的单元是？

A.CLBB.BRAMC.IOBD.PLL

4.保持时间（holdtime）是数据在时钟沿______保持稳定的时间？

A.前B.后C.前后各D.都不是

5.异步复位的优点是？

A.复位速度快B.抗毛刺强C.需时钟同步D.功耗高

6.属于前端设计工具的是？

A.SynopsysDCB.CadenceVirtuosoC.ICCompilerD.