数字芯片笔试：System Verilog与UVM应用及数字信号处理.pdfVIP

2022乐鑫数字提前批笔试（1）

笔试日期2021.06.10（乐鑫提前批笔试多次,每次的题目不同）

单项选择（3分）

1.以下关于SystemVerilog的描述，正确的是

Asv中可以用logic代替Verilog中的wire和reg类型

Bsv中，定义成reg的信号会被综合成触发器

Csv中的function语言不可被综合

D其他都不正确

Esv是给验证使用的，因此其不能被综合

2.UVM层次化结构中，最顶层的部件类型是？

Auvm_test

Buvm_root

Cuvm_root

Duvm_component

3.数字信号上采样时，一般需要添加什么样的滤波器，完成功能为？

A高通，抗混叠滤波

B低通，抗周期延拓

C低通，抗混叠滤波

D高通，抗周期延拓

4.下列不属于异步总线的是？

ASPI

BUSB

CUART

DIIC

5.（）电路的逻辑功能特点是，任意时刻的输出仅仅取决于该