基于布图规划的三维片上网络功耗优化策略与仿真验证.docx

基于布图规划的三维片上网络功耗优化策略与仿真验证

一、引言

1.1研究背景与意义

随着半导体工艺技术持续进步，芯片集成度不断攀升，片上系统（SoC）中集成的内核和功能模块数量日益增多。传统二维片上网络（2DNoC）在面对高集成度需求时，逐渐显露出通信延迟大、带宽不足等问题。在此背景下，三维片上网络（3DNoC）凭借其更短的全局互连、更高的封装密度以及更小的体积等显著优势，成为解决芯片通信瓶颈的关键技术，引起了学术界和产业界的广泛关注。

在三维片上网络中，由于芯片采用了垂直堆叠的结构，虽然显著缩短了通信距离，提升了通信效率，但也导致了功率密度的大幅增加。多个芯片层的紧密堆叠使得热量难以有