原创力文档芯动力——硬件加速设计方法
第二章：高质量VerilogHDL描述方法(3)
邸志雄@西南交通大学
zxdi@home.swjtu.edu.cn
RTL设计指导原则
RTL级设计的评判标准
时序性能所占面积可测试性可重用性功耗
时钟域的分配复位信号设计是否与所用EDA
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