芯动力-硬件加速设计方法：同步电路与跨时钟域电路设计.pdfVIP

芯动力——硬件加速设计方法

第三章同步电路与跨时钟域电路设计

邸志雄#西南交通大学

][GL#KRPHVZMWXHGXFQ

,/,5的上游结点是,/,5的数据输入端，在写信号有效时，数据将被写入,/,5的顶

部（由,/,5的写指针控制），并且在,/,5，写指针后移一个单元，同时

,/,5的满信号（,/,5L[RRR9OMTGR）将控制上游结点是否发送数据；,/,5的下游

节点是,/,5的数据输出端，当读信号有效时，,/,5中位于,/,5底部单元的数据将

被读出（由,/,5的读指针控制），并且在,/,5读指针将后移一个单元，

同时,/,5空信号（,/,5KSVZ_9OMTGR）将控制下游节点是否读出数据。

常见参数同步策略—,/,5

度：即,/,5一次读写操作的数据位；

度：是,/,5可以多少个4位的数据（如果宽度为4）。

,/,5已满或将要满时由,/,5的状态电路送出的一个信号，以

满标