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数字笔试题：Verilog与IC设计基础.pdf

数字笔试题：Verilog与IC设计基础.pdf

    单选（2分）

    1/38.#UDLY语句可以被综合成延时电路

    A.正确

    B.错误

    2/38.以下verilog变量名合法的是

    A.3sum

    B.a/b

    C.ab@cd

    D.subSme_

    3/38.如下对于proceduralblock错误的是

    A.代码中的proceduralblock是同时执行的

    B.initial和alwaysproceduralblock可以嵌套

    C.initialproceduralblock只执行一次

    D.alwayspr

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