SIRF 2008 IC设计笔试题：从数字电路到多时钟域设计.pdfVIP

SIRF2008IC设计

1、数字电路中的竞争与是指在组合逻辑电路中，由于信号传输延迟不同，导致输出出现短暂的错误状态。例如，在一个由多个门电路组成的逻辑电路中，如果输入信号的变化时间不一致，可能会导致输出在

最终稳定状态之前出现短暂的错误脉冲。消除方法包括：使用锁存器或触发器来同步信号；优化电路设计，减少延迟差异；采用冗余逻辑设计，使电路在输入变化时更加稳定。

2、触发器（flip‑flop）和锁存器（latch）的区别，RTL中锁存器是如何产生的

3、模拟电路中负反馈的种类及其优点

4、简述IC从前端到后端的流程及相应的EDA工具

5、多时钟域设计中，如何处理跨时钟域信号？

6、关于setup/hold时间1)假设存在正时钟偏斜为10ns，问

最高电路频率2)能的最大正时钟偏斜3)能的最大负

时钟偏斜正时钟偏斜：DFF2的时钟比DFF1来得晚负时钟

偏斜：DFF2的时钟比DFF1来得早T=1nsT=1nsT

setuphold

clk-q=1ns

7、锁存器比寄存器省面积，但在IC设计中通常使用寄存器的？

8、基于时间的、基于的和基于周期的仿真器分别指什