平顶山工业职业技术学院《数字电路与逻辑设计》2023-2024学年第二学期期末试卷.docVIP

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平顶山工业职业技术学院《数字电路与逻辑设计》

2023-2024学年第二学期期末试卷

题号

一

二

三

四

总分

得分

批阅人

一、单选题（本大题共20个小题，每小题1分，共20分．在每小题给出的四个选项中，只有一项是符合题目要求的．）

1、对于一个由JK触发器构成的计数器，若要实现计数范围为0-7的循环计数，J和K的输入应该如何设置？（）

A.特定的逻辑组合B.随机设置C.保持不变D.以上都不对

2、在数字逻辑中，要用Verilog语言实现一个3位的加法器，以下哪种方式是常见的？（）

A.使用模块B.使用任务C.使用函数D.以上都可以

3、在数字逻辑中，移位寄存器可以实现数据的移位操作。串行输入并行输出移位寄存器可以在一个时钟脉冲下将串行输入的数据并行输出。假设一个8位串行输入并行输出移位寄存器，初始状态为