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三维集成电路中层间过孔规划对时延性能的优化策略与实践

一、引言

1.1研究背景与意义

随着信息技术的飞速发展，对集成电路性能的要求不断攀升。传统二维集成电路在集成度、功耗和信号传输速度等方面逐渐遭遇瓶颈。据相关数据显示，在过去几十年间，二维集成电路的特征尺寸不断缩小，但当接近物理极限时，互连线时延问题愈发突出，严重制约了集成电路的进一步发展。国际半导体技术发展路线图（ITRS）曾多次强调，互连线时延已成为限制集成电路性能提升的关键因素之一。

在此背景下，三维集成电路（3D-IC）制造技术应运而生，为集成电路产业带来了新的发展机遇。三维集成电路通过将多个芯片层垂直堆叠，并利用层间过孔实现芯片层之间的互连，显著提高了集成度，缩短了信号传输路径，从而有效降低了功耗并提升了性能。层间过孔作为三维集成电路中实现芯片层间电气连接的关键结构，其规划设计对电路的时延性能有着直接且重要的影响。在当前的制造工艺水平下，层间过孔的尺寸远大于传统的金属层过孔，这不仅导致其在芯片层上占据一定面积，影响芯片的布局规划，还因其作为不同芯片层上线网引脚之间的唯一连接，其位置的选择直接决定了线网的时延大小。因此，在布线阶段前对层间过孔进行合理规划，使电路的最大线网时延达到最优，对于提高芯片性能至关重要，这也成为了当前三维集成电路研究领域的一个重要课题。

1.2国内外研究现状

在国外，众多科研机构和企业对三维集成