SystemVerilog计数器模块设计实例集.pdfVIP

1、8位上升计数器｜end▁

of▁sentence｜

_

module

upcounter

(

output

reg

[7:0]out

,

//

计数器

的输出

input

wire

enable

,

//

计数器的使能

input

wire

clk

,

//

时钟输入

input

wire

reset

//

复位输入

);

//‑‑‑‑‑‑‑‑‑‑‑‑‑

_

代码开始‑‑‑‑‑‑‑

alwaysff

@(posedge

clk)

if

(reset)

begin

out

=8b0

;

end

else

if

(enable)

begin

out

++;

end

endmodule｜end▁of▁sentence｜

2、8位带加载功能的递增计数器｜end▁of▁sentence｜

__计数器的输出

module

upcounterload

(

output

reg

[7:0]out

,

//

input

wire

[7:0]data

,

//

计数器的并行加载

input

wire

load

,

//