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ASIC集成电路设计笔试真题（含详细答案解析）.docx

ASIC集成电路设计笔试真题（含详细答案解析）.docx

    ASIC集成电路设计笔试真题（含详细答案解析）

    适用人群：ASIC入门工程师、校招笔试、实习生考核

    考试时长：90分钟

    满分：100分

    一、单项选择题（共15题，每题2分，共30分）

    1.以下不属于ASIC设计主流流程阶段的是（）

    A.需求定义与架构设计B.逻辑综合C.软件编译调试D.版图布线

    2.VerilogHDL中，下列变量类型只能在时序逻辑中使用、不能连续赋值的是（）

    A.wireB.regC.inputD.output

    3.ASIC设计中，建立时间（SetupTime）的定义是（）

    A.时钟到来后，数据保持稳定的最小时间

    B.时

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