原创力文档数字逻辑电路设计
当Q为时并且正常计时的时间和闹钟时间相等时输出为否则为三心得和体会经过一个星期对数字时钟实践的制作从中学到了很多首先是对EDA的VHDL语言的更深层次认识本来觉得EDA编程语言比较麻烦可是接触了以后也就觉得它还是有它方便的地方尤其是和图形编--多功能数字钟
F表示计时器的分M表示计数器的秒SS表示闹钟的时FF表示闹钟的分Q为计时和闹钟两个界面的切换开关ABC为输出的时间正常计时时间和设定闹钟时间的比较器件如下注S表示正常计时的小时F表示闹钟的分SS表示闹钟的小时FF表示闹
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