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- 2026-10-08 发布于浙江
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7.4.2J-K触发器状态表边沿触发(保持功能)(置“0”功能)(置“1”功能)(计数功能)SD、RD为直接置1、置0端，不受时钟控制，低电平有效，触发器工作时SD、RD应接高电平。7.4集成触发器00110101Qn01QnJKQn+1SDCPRDQQJK逻辑符号第七章数字集成电路及其应用加法器:实现二进制加法运算的电路。进位000011+10101010不考虑低位来的进位半加器实现要考虑低位来的进位全加器实
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